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UNIVERSIDAD INDUSTRIAL DE SANTANDER Escuela de Ingenierías Eléctrica, Electrónica y Telecomunicaciones
Sistemas Digitales I Taller No 5: Diseño en VHDL de Circuitos Secuenciales
Profesor: Carlos A. Fajardo
Bucaramanga, Colombia Agosto de 2015
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1. Diseñe un contador ascendente módulo 11. El diseño debe contener: a. Diagrama de bloques. b. Descripción en VHDL. En la descripción se debe diferenciar el registro de estado, la lógica del estado siguiente y la lógica de salida. c. Simulación. 2. Diseñe un contador ascendente de módulo variable. La salida del contador debe ser de 4 bits. El diseño debe contener: a. Diagrama de bloques. b. Descripción en VHDL. En la descripción se debe diferenciar el registro de estado, la lógica del estado siguiente y la lógica de salida. c. Diagrama RTL y Simulación.
3. Diseñe un contador ascendente/descendente módulo 11. Tenga en cuenta que este contador debe tener un bit de entrada que indique si está en modo ascendente o descendente. La salida del contador debe ser de 4 bits. El diseño debe contener: a. Diagrama de bloques. b. Descripción en VHDL. En la descripción se debe diferenciar el registro de estado, la lógica del estado siguiente y la lógica de salida. c. Diagrama RTL y Simulación. 4. Diseñe un registro de 4 bits entrada serie – salida paralelo. El diseño debe contener: a. Diagrama de bloques. b. Descripción en VHDL. En la descripción se debe diferenciar el registro de estado, la lógica del estado siguiente y la lógica de salida. c. Diagrama RTL y Simulación. 5. Diseñe un registro de 4 bits entrada paralelo – salida serie. El diseño debe contener: a. Diagrama de bloques. b. Descripción en VHDL. En la descripción se debe diferenciar el registro de estado, la lógica del estado siguiente y la lógica de salida. c. Diagrama RTL y Simulación. 6. Diseñe un registro de 4 bits entrada serie – salida serie. El diseño debe contener: a. Diagrama de bloques. b. Descripción en VHDL. En la descripción se debe diferenciar el registro de estado, la lógica del estado siguiente y la lógica de salida. c. Diagrama RTL y Simulación.
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7. Diseñe un divisor de frecuencia, que divida la frecuencia en 10. El diseño debe contener: a. Diagrama de bloques. b. Diagrama RTL y Simulación.
8. Diseñe un circuito anti-rebote que detecte rebotes de hasta 10 milisegundos de duración. Asuma que su reloj es 40KHz. Su diseño debe contener un divisor de frecuencia. a. Diagrama de bloques. b. Diagrama RTL y Simulación. 9. Diseñe un circuito que cuente las veces que se oprime un pulsador. Asuma que el pulsador tiene rebotes de hasta 10 milisegundos y que su reloj es 40kHz. El diseño debe contener: a. Diagrama de bloques. b. Diagrama RTL y Simulación.
10. Diseñe una FSM que realice la siguiente secuencia: 3, 6, 7, 12, 15. La máquina de estados no puede tener más de cinco estados. El circuito cuenta con dos entradas a y b. El funcionamiento del circuito es el siguiente (Ver figura 1):
Si a es 1 y b es 0 el circuito debe “contar” hacia adelante. Si a es 0 y b es 1 el circuito debe “contar” hacia atrás. Si a y b son iguales el circuito debe saltar al valor 3 y permanecer en este estado.
Usted debe mostrar la simulación con el banco de prueba que aparece en la figura 1 (Tiempo de la simulación 5000 ns).
Figura 1.
11. Modifique el diseño anterior de tal forma que cada vez que la FSM alcance el tercer estado (valor 7), permanezca en este estado por 4 ciclos de reloj. Recuerde que la FSM no puede tener más de cinco estados. Entregue una simulación muy similar a la que aparece en la figura 2 (Tiempo de la simulación 10000 ns).
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Figura 2.
Sugerencia: Recuerde que la máquina de estados no puede tener más de cinco estados. Agregue un contador de módulo 4 que tenga una entrada de enable, cada vez que la FSM alcance el tercer estado active este enable para que el contador empiece a contar. Adicionalmente en la lógica del estado siguiente pregunte (en el tercer estado) si el contador es igual a tres (tenga en cuenta que el contador empieza en cero) de esta forma puede obtener el retardo deseado.
12. Implemente en VHDL la máquina de estados que aparece en la figura 1. El diseño debe contener: a. Descripción en VHDL. b. Diagrama RTL. c. Simulación.
Figura 1
13. Implemente en VHDL la máquina de estados que aparece en la figura 2. El diseño debe contener: a. Descripción en VHDL. b. Diagrama RTL. c. Simulación.
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Figura 2
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